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Hassan MHIDRA

SALÉ

En résumé

Senior Ingénieur en Digital HW Design avec une expérience de 5 ans spécialisées dans les systèmes
électroniques .Expertise dans le HW design, ASIC, Sous-systèmes, IPs, Protocoles et Standards
(MIPI, Audio, Imagines…)

Mes compétences :
VHDL
Verilog
Automatic Test Pattern Generation
ASIC
Power management
Du Design
Xilinx
Rational ClearCase
Oracle
ModelSim
Matlab
Generators
C Programming Language
clock domain crossing

Entreprises

  • STMicroelectronics - Senior Ingénieur en Digital HW Design et project Coordination

    2013 - maintenant *Senior Ingénieur en Digital HW Design /Coordination (2013-Courant)
    - Conception et pilotage d’ASICs pour les interfaces Analogiques:
    Revues techniques de la spécification fonctionnelle et d’architecture.
    Conception des Sous-systèmes et méthodologie
    Coordination et support technique du Design/vérification/Architecture/validation.
    Planning et reporting.
    - Conception des IPs et Sous-systèmes et Support Clients
    Spécification des Microarchitectures.
    Conception et pilotage des designs complexes (Multi-Clock, clock gating, low power, clock
    domain crossing …).
    Support Clients.
    Revues Techniques avec les fournisseurs d’IPs et check de la qualité.
    - Responsable de:
    MIPI Standard DSI High speed link (Display Serial Interface)
    Audio standards: (I2S, PCM, TDM).
    Les IPs Imagine (CSI, Data flow, Protocols, Image’s Pattern generator …)

  • ST Ericsson - Digital HW Design et Coordination

    GRENOBLE 2010 - 2013 *Digital HW Design et Coordination (2011-2013)
    Maitrise des mécanismes de la Clock domain crossing.
    Analyse de la Métastabilité.
    Intégration SOCs et Sous-Systèmes pour plusieurs projets (PHY, BandGap, Memory’s +
    Documentation...).
    Contrôleur des Clocks, Resets et management du power.
    Assurer les requêtes des projets, support et les livraisons.
    Responsabilité et développement des protocoles Audios.
    Timers et watch clock.
    Responsable de:
    Clock, Reset et power management
    Timers et watch clock
    Audio standards
    *Digital HW Design (2010-2011)
    HDL (Verilog/VHDL) design/coding des IPs et RTL debug.
    AMBA standard (AHB, APB interfaces) développement.
    Maitrise du Flow Digital complet (RTL /CDC Check, Synthesis, Formal proof, DFT,
    ATPG...)
    Vérification fonctionnelle en langage C et testbench en VHDL

Formations

  • Ecole Nationale De Sciences Appliquées De Tanger (ENSAT) (Tanger)

    Tanger 2008 - 2010 Ingénieur

  • Faculté Des Sciences Et Techniques De Settat (FSTS) (Settat)

    Settat 2004 - 2008 Maitrise

  • Nouveau Lycée (Rommani)

    Rommani 2002 - 2004 Baccalaureat

Réseau

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